在verilog中，一个简单的的运算 "f <= d + e;" ，但是当d，e，f的长度不同时，verilog是如何综合实现的呢？
为了实验，d，e采用3bit长度，f的长度根据不同的实验场景重新确定。“+”、“-”、“>>”这三种运算应该是都符合同一种规则，下面实验更多的是利用“>>”操作来验证这种规则。
整体代码如下：
`timescale 1ns/1ns module test(); reg[2:0] d = 3'b100; reg[2:0] e = 3'b100; reg[3:0] f; initial begin //f <= d + e; //f <= ((d + e) >> 3); //f <= (2'b00 & 3'b000) + ((d + e)>>3); //f <= 3'b000 + ((d + e)>>3); //f <= 4'b0000 + ((d + e)>>3); f <= (2'b00 & 4'b0000) + ((d + e)>>3); $strobe("f:%b",f); #5 $finish; end endmodule
实验一 （d，e，f均为3bit）
step1：(普通"+")
代码更改:
同上
结果：
f: 000
说明：
这个结果是显而易见的，并没有得到预期正确的结果右端 d + e，本身两个都是3bit，因此运算就是在3bit上进行，结果不会超出3bit左端 f 也为3bit，结果只取后3bit
step2：(移位情况)
代码更改:
f <= ((d + e) >> 3);
结果：
f: 000
说明：
该结果与上一步结果相符，仍是在3bit上运算，因此右移3位，还是0
step3：(移位情况+额外位操作(3-bit))
代码更改:
f <= (2'b00 & 3'b000) + ((d + e)>>3); //或改为 f <= 3'b000 + ((d + e)>>3);
结果：
f: 000
说明：
并没有获得想要的结果因为这两种更改，虽然加入了额外的位操作，但是额外的位操作仍在3bit上进行，因此整体仍然在3bit上进行运算
step4：(移位情况+额外位操作(4-bit))
代码更改:
f <= (2'b00 & 4'b0000) + ((d + e)>>3); //或改为 f <= 4'b0000 + ((d + e)>>3);
结果：
f: 001
说明：
获得了想要的结果这两种更改，加入了4-bit的位操作，将右端改为了在4位上的运算因为 f 还是定义为3bit，所以取后3bit，结果为001实验二 （d，e为3bit，f为4bit）
step1：(普通"+")
代码更改:
reg[3:0] f;//将f的长度改为4bit f <= d + e;
结果：
f: 1000
说明：
得到了正确的结果虽然右端 d + e，本身两个都是3bit，但因为 f 是4bit，因此运算就是在4bit上进行，获得正确的结果
step2：(移位情况)
代码更改:
f <= ((d + e) >> 3); f <= 3'b000 + ((d + e)>>3); f <= (2'b00 & 4'b0000) + ((d + e)>>3);
结果：
f: 0001
说明：
这3中情况，都获得了想要的结果，可见，只要 f 达到了正确的长度，右端运算就会扩展为 f 的长度，因此计算是正确的
