综合完成后，您可以查看报告，打开，分析和使用综合设计。 “报告”窗口包含Vivado IDE中各种综合和实现工具提供的报告列表。      打开“Rreports”视图，并选择特定运行的报告以查看运行的详细信息。

综合后的设计环境

     综合后选择打开综合后的设计，会出现Device Window。

Device Window

从这个角度，就可以检查设计的逻辑和层次，查看资源利用率和时序估计，或者进行DRCs（design rule checks）.

检查逻辑

Vivado IDE提供了几种逻辑探索视角：所有窗口都经过交叉探测以呈现最有用的信息：

 Netlist和Hierarchy窗口包含可导航的分层树样式视图。原理图窗口允许选择性逻辑扩展和分层显示。“设备”窗口提供设备的图形视图，放置的逻辑对象和连接。

检查Logic Herarchy

NetList

Netlist窗口展示了综合后设计的逻辑层次，在这可以选择和扩展任何逻辑的例化和net。要打开Hierachy窗口，需要在Netlist窗口中右击，选择Show Hierachy，或者直接点击F6。

 得到

 检测逻辑原理图

    原理图窗口可以随意去对其中细节进行扩展，查看。 必须至少选择一个逻辑对象才能打开并显示“示意图”窗口。在Schematic窗口中，查看并选择任何逻辑。 您可以显示时序路径组以显示路径上的所有实例。 这有助于布局规划，因为它可以帮助您可视化时序关键模块在设计中的位置。 要打开“示意图”窗口：在Netlist窗口选择一个 instances或net或timing path，按下快捷键F4。

原理图

 

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运行时序分析

      综合后设计的时序分析有助于确保路径具有有效实施的必要约束。 Vivado综合是时序驱动的，并根据提供的约束调整输出。 随着在设计中分配更多物理约束（例如Pblock和LOC约束），时序分析的结果变得更准确，尽管这些结果仍然包含一些路径延迟的估计。 合成设计使用路由延迟的估计来执行分析。        以在此级别运行时序分析，以确保覆盖正确的路径，并更全面地了解时序路径。

注意：实现后（即布局和布线后）仅包括实际的布线延迟。 对综合后设计运行时序分析不如在实现的设计上运行时序分析那么准确。